Moses - Mehrkernarchitekturen

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Modul / Version
#40585 / #2

Gültigkeit
WS 2014/15 - WS 2015/16

Verfügbare Sprache(n)
Deutsch

Titel des Moduls
Multicore Architectures
Mehrkernarchitekturen

Leistungspunkte
6

Modulverantwortliche*r
Juurlink, Bernardus

Benotung
Benotet

Prüfungsform
Portfolioprüfung

Lehrsprache(n)
Deutsch

Zugehörigkeit

Fakultät
Fakultät IV

Institut
Institut für Technische Informatik und Mikroelektronik

Fachgebiet
34341400 FG Architektur eingebetteter Systeme

Prüfungsausschuss
Keine Angabe

Kontakt

Sekretariat
EN 12

Ansprechpartner*in
Juurlink, Bernardus

E-Mail-Adresse
mca@aes.tu-berlin.de

Webseite

http://www.aes.tu-berlin.de

Diese Modulbeschreibung gilt nicht im aktuellen Semester.

Die Modulbeschreibung gilt nur für den Zeitraum WS 2014/15 - WS 2015/16. Die Version für das aktuelle Semester (SoSe 2025) finden Sie hier: Modulbeschreibung des SoSe 2025

Lernergebnisse

To understand the technology evolution to multicore architectures. To become familiar with different types of multicore architectures such as cache coherent, shared memory architectures, distributed message-passing architectures, and Graphics Processing Units (GPUs). To understand how different multicore architectures are programmed. To be able to select the most suitable multicore architecture for an application domain. To be able to read and understand the principles of shared memory parallel programming. The course is principally designed to impart: technical skills 50x method skills 40x system skills 0x social skills 10x

Lehrinhalte

• Cache coherence protocols and memory consistency models • Synchronization and Transactional memory • Streaming processors, systolic arrays, and dataflow processors • Vector processors • Graphics Processing Units (GPUs) • Thread speculation • Interconnection networks, routing, collective communication operations • Amdahl’s law in the multicore era, scalability analysis • Latency hiding techniques, double buffering • Homogeneous vs. heterogeneous multi-cores, Multiprocessor Systems on Chip (MPSoCs) • Power consumption, voltage/frequency scaling • Reliability, fault tolerance • Virtualization • 3D integration • Real-time issues, dataflow programming models

Modulbestandteile

Pflichtbereich

Die folgenden Veranstaltungen sind für das Modul obligatorisch:

Lehrveranstaltungen	Art	Nummer	Turnus	Sprache	SWS	ISIS	VVZ
Multicore Architectures	VL	0433 L 333	WiSe	en	2
Multicore Architectures	UE	0433 L 333	WiSe	en	2

ISIS-Kurssuche nach Veranstaltungen des Moduls

Arbeitsaufwand und Leistungspunkte

Multicore Architectures (VL):

Aufwandbeschreibung	Multiplikator	Stunden	Gesamt
Exam preparation	1.0	30.0h	30.0h
Pre- and postprocessing of classes	15.0	2.0h	30.0h
Presence Lecture	15.0	2.0h	30.0h
			90.0h(~3 LP)

Multicore Architectures (UE):

Aufwandbeschreibung	Multiplikator	Stunden	Gesamt
Pre- and postprocessing of tutorials and practical work	15.0	4.0h	60.0h
Presence practical assignments	15.0	2.0h	30.0h
			90.0h(~3 LP)

Der Aufwand des Moduls summiert sich zu 180.0 Stunden. Damit umfasst das Modul 6 Leistungspunkte.

Beschreibung der Lehr- und Lernformen

The lectures convey the material in a traditional form. The tutorial is a mixture of assignments and lab hours.

Voraussetzungen für die Teilnahme / Prüfung

Wünschenswerte Voraussetzungen für die Teilnahme an den Lehrveranstaltungen:

An introductory course on computer architecture (e.g. TechGI 2 or Rechnerorganisation), good programming skills, preferably in C/C++.

Verpflichtende Voraussetzungen für die Modulprüfungsanmeldung:

Dieses Modul hat keine Prüfungsvoraussetzungen.

Abschluss des Moduls

Benotung

Benotet

Prüfungsform

Portfolioprüfung

Art der Portfolioprüfung

Keine Angabe

Sprache(n)

Deutsch

Prüfungselemente

Name	Punkte/Gewicht	Kategorie	Dauer/Umfang
5 assignments (weighted 15, 12, 10, 8 and 5 points)	50	Keine Angabe	Keine Angabe
Final Test	50	Keine Angabe	Keine Angabe

Notenschlüssel

Keine Angabe

Prüfungsbeschreibung (Abschluss des Moduls)

Grading system 2 will be used: 95% or more 1.0 90% or more 1.3 85% or more 1.7 80% or more 2.0 75% or more 2.3 70% or more 2.7 65% or more 3.0 60% or more 3.3 55% or more 3.7 50% or more 4.0 Less than 50% 5.0

Dauer des Moduls

Für Belegung und Abschluss des Moduls ist folgende Semesteranzahl veranschlagt:
1 Semester.

Dieses Modul kann in folgenden Semestern begonnen werden:
Wintersemester.

Maximale teilnehmende Personen

Die maximale Teilnehmerzahl beträgt 50.

Anmeldeformalitäten

See http://www.aes.tu-berlin.de/

Literaturhinweise, Skripte

Skript in Papierform

Verfügbarkeit: nicht verfügbar

Skript in elektronischer Form

Verfügbarkeit: verfügbar

Zusätzliche Informationen:
http://www.aes.tu-berlin.de

Literatur

Empfohlene Literatur
Chapter 4, Appendix E, F and H of Computer Archoitecture: A Quantitative Approach; 4th Edition, John L. Hennessy and David A. Patterson, Morgan Kaufmann Publishers,

Zugeordnete Studiengänge

Semester:

Zeige auch ausgelaufene Studiengänge und StuPOs

Diese Modulversion wird in folgenden Studiengängen verwendet:

	Studiengang / StuPO	StuPOs	Verwendungen	Erste Verwendung	Letzte Verwendung
Dieses Modul findet in keinem Studiengang Verwendung.

Master students Computer Engineering (Technische Anwendung), and Electrical Engineering (Spezielle Ergänzungsmodule).

Sonstiges

Keine Angabe